，而并非只注目PC芯片领域。在谈到未来芯片的技术演变之前，我们再行来想到过去的10年都再次发生了那些变化。
这些页面的内容，是必要来源于Intel三个月前在美国政府ERI（电子兴起计划）峰会上的公开发表演说。首先，在10年之前，Intel曾做到过一次路线图预测，还包括对新材料、新的制程的预估。现在回过头来看，预测中大部分的方向都是没问题的。
在前进摩尔定律的过程中，80%的工作都是基于材料的改革。我们不光要研究怎样把芯片做到小，还要研究怎样用有所不同的方式来做到这些器件。另外20%的工作基本上都是在谋求化学工艺方面的变革，如原子层沉积、原子层转印等技术。
经过这么多尝试之后，我们有了很多进账，但同时也找到了很多错误：石墨烯晶体管没如期经常出现，许多具有明确日期的预测也都广泛不济，比如“Silicon lattice is ~ 0.5nm，hard to imagine good devices smaller than 10 lattices across – reached in 2020”这句话，实质上想要传达的意思是随着工艺更加小，我们也更加无法掌控和生产半导体芯片，而并非硅半导体工艺将在2020年落幕。从摩尔定律来讲，CMOS的微缩还不会之后展开下去，但不会通过材料、化学工艺等有所不同方法来构建，更加最重要的是，我们还可以通过三维设计将晶体管填充一起。除此之外，还有一些新的功能和新的电路掌控方式，可以让摩尔定律之后前进下去。不过仅有这些是过于的，未来的应用于种类十分多，我们该如何较慢符合有所不同应用于？我们早已转入了7nm时代，制程更替的速度在减慢，要想要较慢应付很多种不同的应用于，我们必须异构的构建方式，以及AI等新的数据处理算法。
Intel对过去这么多年的一个总结是，我们现在并没超过物理上的无限大，我们早已作出了2nm宽度的晶体管，也作出了5nm宽度的连线，但是只告诉把元器件做到小还过于，怎样才能在精准的工艺下同时生产百亿千亿个晶体管，这才是最重要的问题。此外我们还要应付各种各样的变化市场需求，我们要去理解怎样通过各种构建方式以及各种新的架构、新的数据处理方式来较慢解决问题这些问题，而不是几乎依赖CMOS的微缩技术。
摩尔定律还将之后演变，只不过是将以有所不同的形态、有所不同的方式往前前进。如果将Intel过去的研究同构到产品线上，可以看见很多有所不同节点上的产品，较为必要的例子就是45nm节点时的High-K金属栅极，实质上就是同时利用全新的化学工艺和全新的材料，来生产全新结构的元器件。22nm节点时的3D Finfet晶体管也是某种程度的例子，我们目前也早已对5nm节点时的晶体管生产有了确切的理解。Intel仍然在牵头产业界及学术界联合跟踪半导体工艺的演变，每年都会对半导体器件的性能展开评估。
图上的每个点都代表一种新的器件，两个坐标轴分别是功耗和电源性能。我们都期望半导体元器件的展现出正处于图的左下角，而右上角则是新兴的基于磁矩电子的磁器件。磁器件的稳定性和电源速度比起现行的电器件要劣，不过从过去几年的趋势来看，我们早已找到了一些提升磁器件电源性能以及优化电路相连的好方法。
同时，通过这些研究，我们可以更进一步找到如何更佳的在电路中用于晶体管，如何将新式晶体管与新的架构、新功能结合。Intel从统计图上得出结论的结论是，CMOS目前所处的方位还是很不俗的，其功耗和性能展现出要高于大部分望半导体元器件。
最少在最近的10年里，我们还是要以CMOS居多来生产芯片，其他的新技术可以与CMOS混合用于以提升性能、降低功耗或减少价格。有可能有人不会回答，为什么有些看上去很好的技术没能在产业领域获得成功？从Intel对摩尔定律的观点来看，可以用“用户价值三角”来说明这一情况。用户价值三角认为，经济上的效益很强过技术上，也就是说经济的驱动力不会更加强劲，Intel在推展摩尔定律的过程中，也通过许多有所不同的方式来解决问题经济学效益的问题。
荐个例子，我们告诉在整个计算机系统的发展过程中，随着CPU速度的较慢提高，内存遇上了容量过于大、比特率过于低、延后过于低等问题。怎么分别解决问题这些问题呢？只不过业界早就搞清楚减少内存延后的方法，但是所需的成本十分低，颇高必要提升内存的容量密度，因此从经济学效益来讲，业界最后自由选择了重点解决问题容量问题。另外一方面，3D内存是一项可玩性很高的技术，在经济学的驱动下，人们最后顺利研发出有了3D NAND技术和3D XPoint技术。
所以与产业界及学术界伙伴合作，可以解决问题我们遇上的许多技术与经济效益之间的对立。而在之前提及的异构构建方面，Intel也有许多技术成果，我们称之为其为“混搭”异构设计。我们可以把有所不同节点上作出的芯片die以2D/2.5D/3D的方式PCB一起，确保其网络比特率并降低功耗，这也是Intel持续推展摩尔定律的一项关键技术。
（(公众号：)录：此处的混搭异构设计，即为Intel在去年的Hot Chips大会上发布的取名为EMIB（Embedded Multi-die Interconnect Bridge，嵌入式多芯片点对点桥接）的技术）我们现在告诉，终端设备的多样性早已近在眼前，但终端设备受限于尺寸、功耗、价格，可以充分发挥的空间不是相当大，而环境计算出来或边缘计算出来则是可以更佳的部署计算能力的场景。同时，目前的云计算规模更加大，即便其中的一小块的算力都十分强劲，哪怕是0.1%的市场需求也不足以承托一颗自定义芯片的研发，因此阿里巴巴和谷歌都在自律研发云计算处理器。Intel目前正在同时推展这几块内容，这么多种不同的技术一起向前前进，可以为我们带给十分多样性的未来。
从DARPA的曲线来看，我们正处于从第二阶段向第三阶段回头的步骤。对于一个智能系统来讲，我们期望其感官能力、自学能力、抽象化能力和推理小说能力都很强，只有这样我们才能指出这是一套确实智能的系统。
但现在我们通过深度自学，只是把系统的感官能力和自学能力提高到较为低的水平，而抽象化能力和推理小说能力甚至还不如上一阶段。DARPA曲线的第三阶段实质上要解决问题的是如何统合这四方面的能力，通过硬件承托起这样一套智能系统。
我们荐一个现实的例子，刚谈的这种集感官、自学、抽象化和推理小说能力于一体的系统，我们称之为其为“智能自律系统”，这种系统的典型案例就是无人驾驶。无人驾驶系统要能看见环境中的路标，拒绝接受各种信号命令；还要需要根据仔细观察到的东西和自身科学知识来作出行动指导，动态且精确的自由选择出口、匝道、交叉路口等。我们可以把这些能力抽象化为感官、决策、行动三大类。感官层以多路视觉居多，有可能还不会有多线3D雷达，因此拒绝强劲的并行计算能力；决策层以感官层处置过的抽象化信息居多，必须融合科学知识和规则做到推理小说，因此必须强劲的串行计算能力；而行动层必需在确认的时间点已完成继续执行过程，因此必须强劲的实时处理能力。
这三部分必须不分先后的同时工作，而且如果我们期望这一系统具备自学能力和适应能力，还要需要将更加多不得而知的世界状态变成未知。因此想构建智能计算出来这一远大目标，我们芯片行业还有许多事情要做到。从有数的思路展开检验式的研究，我们指出可重构计算出来是一项必需要做到的事。
标准化计算出来和串行计算出来都可以通过CPU来处置，但并行计算必须有专门的器件来做到，以FPGA为事例，我们可以通过FPGA构建高度分段运算的硬件加速。因而我们可以通过融合标准化和自定义硬件来为未来的多样性应用于获取加快。
有了这样的硬件基础后，我们还要考虑到如何让程序员用于。很多时候新的芯片不是杀在性能和技术上，而是杀在程序员用很差甚至会用；还要和系统软件接入，让系统可以无缝转换到加快处理器上；最重要的是要有更加强劲的安全性。而如果跑出之前的渐进式思路，换用变革性的思想来解决问题智能计算出来又该怎样？首先要改变计算出来模式。传统的计算出来模式是先画出有流程图，再行根据流程图编程，这是靠人的思维来解决问题并编写程序，程序员是这一阶段中仅次于的价值所在；现在我们在做到感官任务的时候，程序员早已不告诉如何去叙述感官计算出来的过程，也无法所画出有流程，但我们有大量经过标示的明晰数据，可以通过深度自学模型训练出有一套计算出来过程，在这一阶段，数据科学家和算法工程师身价倍增。
再行往前一步，如果想要确实像人脑一样搞定感官、自学、抽象化和推理小说等多种计算出来，我们必须研究神经拟态计算出来。神经拟态计算出来可以仿效人的大脑结构，让多种计算出来过程可以同时展开，并且可以和外界交互，通过观察和对系统来之后自学。更加得意的是量子计算出来。量子计算出来可通过纠结在一起的量子位来展开高度所发的大量计算出来，但目前的问题在于量子纠结的状态近于不平稳，计算出来过程更容易错误，我们未来要解决问题的是量子计算错误亲率的问题。
在这几个方面，Intel都有适当的工作在展开。再行来看一下神经拟态芯片，这是一个非冯·诺依曼架构的芯片，几乎把存储和计算出来单元融合在了一起，仿真了神经元和神经元之间的相连，是一种异步控制的芯片。
神经拟态芯片可以在片上展开自自学，反对无监督自学、监督自学、自监督自学和增强自学模式，目前Intel早已有14nm和10nm的神经拟态芯片样片，并在国内大学和企业间积极开展合作，推展神经拟态芯片的发展。而在量子计算出来方面，Intel正在展开两个方向的研究，其一是目前学术界应用于较为多的基于超导量子位的传统计算出来方式，Intel早已在7、17、49三种量子比特节点上展开了大量实验。
同时Intel还在仔细观察，当新技术经常出现后，怎样才能让用户产生非用不可的意愿，是什么挡住了用户从早期采纳者改变为大众使用者。这些思维早已打破了芯片技术本身的思维，期望大家与我们一起合作，前进后摩尔定律时代的发展。原创文章，予以许可禁令刊登。
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